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인텔, 반도체 미세공정수준을 "몇 nm"표시에서 "인텔 몇" 식으로 바꿀 예정/:/ 학계의 새로운 표기법 제안 본문

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인텔, 반도체 미세공정수준을 "몇 nm"표시에서 "인텔 몇" 식으로 바꿀 예정/:/ 학계의 새로운 표기법 제안

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오래 전부터 인텔것과 삼성전자, TSMC의 미세공정표기가 숫자하고는 좀 다르단 얘기가 있었습니다. 그러다 몇 년 전부터는, 그걸로 인텔을 두둔해주기에는 인텔이 너무 뒤처졌다는 말이 나오기도 했숩니다. 그래서 대응에 나선 듯. 그러면서 앛으로 얼마나 발전시킬지 대강의 그림을 내놨습니다.

http://naver.me/51Y4RglV

"실제 제품 스펙이랑 다른데?"…인텔이 삼성 저격 나선 이유 [실리콘밸리 나우]

인텔이 파운드리업체들이 공정명에 붙이는 '5nm(나노미터, 10억분의 1m)' '7nm' 같은 선폭(트랜지스터 게이트의 폭) 숫자에 대해 "업계에 혼란을 주고 있다"고 지적했다. TSMC, 삼성전자 등이 '기술 마

n.news.naver.com


TSMC와 삼성전자 10나노 칩의 제곱밀리미터당 트랜지스터 집적도는 5000만개 수준인 반면 인텔은 1억개가 넘는 것으로 학계나 업계 자료에선 보고되고 있다. 7나노에 이르러서야 TSMC와 삼성전자가 생산한 칩 제곱밀리미터당 트랜지스터 집적도가 1억개 안팎에 이른다. ‐ 디일렉 기사

이렇게 된 이유 및 어느 업계 공통기준 제안
http://www.thelec.kr/news/articleView.html?idxno=13496

[Zoom-in] 반도체 나노 표기법의 폐해 - 전자부품 전문 미디어 디일렉

1904년 진공 상태 유리공 속에 필라멘트와 음극(cathode), 양극(anode) 두 개 금속판 전극을 넣은 구조로 진공관이 나왔다. 진공관은 두 극 사이 전류가 흐르는 형태로 작동했다. 1900년대 초기에 나왔

www.thelec.kr

"2020년 4월 MIT, 스탠포드, 버클리, TSMC 소속 과학자 9인은 IEEE 회보에 '반도체 기술을 위한 밀도 측정법(A Density Metric for Semiconductor Technology)' 기고.
반도체 제조 기술의 발전을 측정하고 표현할 수 있는 명확한 근거의 새로운 측정 표시법 제안: 'LMC(Logic, Memory, Connectivity) 집적도 미터법'
LMC는 DL, DM, DC로 구성. DL(density of logic transistors)은 로직 트랜지스터 밀도, DM(bit density of main memory)은 메인 메모리 비트 밀도, DC(density of connections between the main memory and logic)는 로직과 메모리간 연결부(connections) 집적도"

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